全网最全面的PCIe 50 SSD主控芯片汇总！你还不来看看吗？

前言

PCIe作为高性能数据传输的核心接口，目前已经历了多个代际的更新迭代。PCIe 5.0 于2019年由 PCI-SIG 推出，作为第四代 PCIe 标准的继任者，与 PCIe 4.0 相比，PCIe 5.0 的传输速度翻倍，性能的跃升也为下一代存储设备，尤其是 SSD 提供了更为广阔的发展空间。充电头网也已将PCIe不同版本参数规格汇总成下表所示，给大家带来更加直观的参考。

PCIe 5.0 的高速带宽也对其核心组件 — 主控芯片提出了更高要求。主控芯片作为 SSD 的“大脑”，负责对存储单元的管理、数据调度和错误校正等功能，决定着 SSD 的整体性能表现。该芯片不仅需要支持 PCIe 5.0 的高带宽，还要具备高速 NAND 闪存管理和低延迟的数据处理能力，以实现存储系统的性能优化。

PCIe 5.0 SSD主控芯片盘点

PCIe 5.0 标准的逐步普及，多个存储芯片供应商也开始推出支持这一标准的 SSD 主控芯片。充电头网汇总了当前市场上主要的 PCIe 5.0 SSD 主控芯片，并分析其性能特点汇总成下表所示。

排名不分先后，按企业英文首字母排序。

Phison群联

群联PS5026-E26

PHISON群联的PS5026-E26支持 PCIe 5.0 x4 通道和 NVMe 2.0 标准，采用台积电 12nm 工艺，内部集成 2 个 ARM Cortex-R5 核心及 3 个专用 IP 核心。读取速度可达 12GB/s，写入速度 11GB/s，4K 随机读取 150 万 IOPS，4K 随机写入 200 万 IOPS。

群联PS5026-E26 Max14um

PS5026-E26 Max14um是群联在 CES 2024 上发布的新品，是 PS5026-E26 的升级款，顺序读取速度由原来的12GB/s来到14GB/s。顺序写入速度由原来的11GB/s来到了12GB/s。4K随机读取和写入也达到了1,500K IOPS和2,000K IOPS。缓存支持方面可支持DDR4和LPDDR4缓存，还支持AES256、SHA512等多种数据加密。

群联PS5031-E31T

PS5031-E31T作为群联发布的最新低功耗PCIe 5.0主控，官方宣称其旨在为笔记本电脑和移动端设备带来PCIe 5.0的体验，因为采用了台积电的7nm制程制造。其功耗和发热也得到了良好的控制，可也随之带来了些许负面影响，其各项速度均弱于E26。最高读写速度为10800MB/s，4K随机读写为1500K IOPS，最大可支持容量为8TB。适合作为笔记本电脑或移动端设备硬盘主控使用。

平头哥

镇岳510 NVMe主控芯片

镇岳510是一颗高性能企业级SSD主控芯片，IO处理能力达到3400K IOPS，数据带宽达到14GByte/s，能效比达到420K IOPS/Watt。

镇岳510采用平头哥自研芯片与固件架构，通过良好的软硬件协同设计在实现性能突破的同时达到最佳能效。镇岳510芯片采用平头哥自研的低密度奇偶校验数据纠错算法，编码效率逼近香农极限，纠错性能也大幅提升，数据误码率低至10^-18。同时，镇岳510采用了软硬件一体的介质应用算法，能够准确预测介质的电平漂移，大幅改善长尾时延，给应用以高度一致性的性能体验。

Marvell

Marvell Bravera SC5控制器系列

Marvell 推出的全球首款 PCIe 5.0 SSD 主控芯片，传输速度最高可达 14GB/s，随机性能高达 200 万 IOPS。支持 NVMe 1.4b 协议，具有 FIPS 安全认证、AES 256-bit 加密等功能，还搭载硬件级别的 “Elastic SLA Enforcer” 功能，可以大幅减少 CPU 占用率，改善用户体验。该主控支持第 5 代 NAND ECC 纠错技术，支持 3D QLC、TLC、SLC 等 NAND 闪存，有助于延长闪存颗粒使用寿命，并具有节能特性。

MMY华存电子

华存HC9001

HC9001主控芯片是国内首款自研12纳米工艺PCIe Gen5存储控制芯片，独创硬固件融合XSDirectA(eXcellent-Scheduling & Direct-Arrival)架构、自研第二代4K-LPDC(Low-Density Parity-Check)纠错算法架构、以及创新iPower架构。速度从PCIe4.0的16Gb/s提升到了PCIe5.0的32Gb/s，带宽可达128GB/s，并具有向下兼容性。同时加入国密算法与AI调适功能，层层加固，提升数据安全存储能力，实现了核心关键技术自主可控。

Microchip微芯科技

微芯 Flashtec NVMe 4016 PM8667

Microchip推出业内最强的企业级PCIe 5.0 SSD主控，型号为“Flashtec NVMe 4016 PM8667”，该主控支持多达16个可编程的NAND闪存通道，接口速率最高可达2400MT/s，而且还可完整支持PCIe 5.0 x4、NVMe 2.0标准规范，并可搭配多种TLC、QLC闪存芯片。在性能方面，这款主控的标称吞吐量超过14GB/s，随机性能超过300万IOPS。而且，其还支持ACM、PCIe链接加密、高级虚拟化、可编程机器学习，ZNS，OCP等，可以满足数据中心的需求。

SAMSUNG三星

三星自研 5nm 主控

可实现最大 14.5GB/s 的顺序读取速率和 13GB/s 的顺序写入速率。

Silicon Motion慧荣科技

慧荣SM2508

慧荣科技的旗舰级 PCIe 5.0 SSD 主控芯片，采用台积电6nm工艺，支持 NVMe 2.0，内建 8 个最高支持 3600MT/s 速率闪存通道，顺序读写最高可达 14.5GB/s 和 14GB/s，随机读写速度可达 250 万 IOPS。该芯片采用 4 个 ARM Cortex R8 处理器与 1 个 ARM Cortex M0 处理器的搭配，能实现更高的并行度、更低的功耗和更高的频率，兼顾性能与功耗的均衡。

STARBLAZE忆芯科技

忆芯STAR1500

STAR1500是忆芯全新一代高端消费级PCIe5.0 SSD主控芯片，采用8核64位RISC-V多核处理器架构，支持PCIe Gen5接口和NVMe2.0协议，采用8nm制程，顺序读性能高达14.4GB/s。STAR1500为8路闪存通道，目标为数据中心级和高端消费级市场。STAR1500支持EP/RC功能、采用ONFI5.1闪存协议接口与DDR5内存协议接口，最大支持容量达到了64TB；安全功能上增加了防侧信道攻击功能，进一步提升了安全防护等级。

忆芯STAR1516

STAR1516是忆芯科技自主研发的全新一代高端企业级PCIe5.0 SSD主控芯片。自研企业级SSD架构，硬件加速器提升地址映射、数据搬移和数据计算效率；支持第五代StarNVMe®架构，提供极致延迟性能；支持第五代StarSecurity安全算法，支持硬件实时数据加解密，支持侧信道攻击防护；支持第五代StarLDPC®架构，提供更强纠错能力。STAR1516为16路闪存通道，目标为高性能企业级市场。

YingRen英韧科技

英韧YRS900

YRS900是英韧科技首款量产的PCIe 5.0企业级国产主控，采用开源的RISC-V架构，支持PCIe 5.0接口，顺序读取速度达14GB/s，顺序写入速度达12GB/s，并支持包括FDP （Flexible Data Placement）、SR-IOV硬件虚拟化技术、CMB等特性在内的多种特性，匹配更多客制化需求。

英韧YRS820

YRS820面向包括AI PC在内的高端消费级市场，高性能设计，顺序读取14GB/s，顺序写入12GB/s，内置英韧独有的AI智能数据加速设计，可搭配3D TLC/QLC，支持容量最高可达8TB。

英韧IG5669

IG5669主要针对数据中心级应用，采用 4 通道 PCIe 5.0 接口，具有 16/18 个 NAND 通道。顺序读写速度可分别达到 14GB/s 及 11GB/s，4K 随机读取速度为 3M IOPS，支持多种闪存类型以及多种企业级特性，适用于企业级应用、高端数据中心及人工智能等领域。

YEESTOR得一微

得一微YS9501

得一微业界性能领先的PCIe Gen5 NVMe企业级SSD 控制器，可满足各种云计算和企业级环境对高可靠性、高性能SSD 的应用需求。支持PCIe Gen5×4、16通道、ONFI 5.0 NAND、DDR5/DDR4，以及4K码长的LDPC引擎。此外，该控制器还支持透明压缩、加解密，支持标准SSD、OC SSD、ZNS SSD形态。YS9501具有高性能、低延迟，和稳定的服务质量（QoS）表现，全面满足企业级/数据中心对SSD的需求。

顺序读速度为14.5 GB/s，顺序写速度为12 GB/s，随机读速度为3,000,000 IOPS，随机写速度为3,000,000 IOPS。

充电头网总结

PCIe 5.0 是 SSD 实现更高读写性能的重要基础，而 PCIe 5.0 SSD 主控芯片则是决定这一接口在存储设备上性能表现的核心组件。两者相辅相成，共同推动 SSD 性能的提升。从本文的汇总来看，市场上主流的 PCIe 5.0 SSD 主控芯片已经逐步走向成熟，各大芯片厂商都致力于推出具备先进架构和 NAND 管理技术的主控芯片。

这些产品不仅可以应对数据中心和高性能计算领域的严苛需求，也能够推动消费级存储设备向更高性能发展。同时，主控芯片的设计还围绕着功耗优化、散热控制、数据保护等方面展开，使得 PCIe 5.0 SSD 在高负载、持续运行的场景中依然保持稳定。

FPGA芯片内部资源有多重要？首先来了解一下IO

今天想和大家一起聊聊 FPGA的IO。

先说说我当年入门的经历吧。国内的大学有 FPGA 开发条件的实验室并不太多，当年大学的那帮同学有的做 ARM，有的做 linux，很少有人做 FPGA，当时学 FPGA 仅仅是由于非常渴望的好奇心。所以，在淘宝买了一块开发板，就开始了自己的 FPGA 之路。

大部分开发板的内容主要是教学员怎么样写 Verilog 代码，很少会对 FPGA 的芯片架构做详细的说明和解读，所以当年面试的时候就碰到了一个很尴尬的事情，面试官第一个问题问的就是：用的是哪颗 FPGA，内核电压是多少？当时就懵了，虽然做了快一年 FPGA，我还没有关注过芯片的内核电压···。

但其实熟悉 FPGA 的基本架构，了解 FPGA 的芯片内部资源真的很重要！

虽然很多 FPGA 工程师都是写代码，但是作为硬件编程工程师，如果不熟悉 FPGA 的底层资源和架构，是很难写出高质量的代码——至少很难写出复杂逻辑的高质量代码，也很难站在系统的层面去考虑芯片的选型等问题。那熟悉 FPGA 架构，首先最主要的一点，我们先来了解 FPGA 的 IO。

FPGA 的 IO 命名。FPGA 芯片 IO 命名方式太多，管脚也多，让人感觉很乱。这是我当年的感觉，诸如会经常听到：A13，B14···BANK34,BANK12····MIO0,EMIO···。但这确实是 FPGA 的特点，FPGA 可以兼容多种不同的电压标准，也有丰富的 IO。

首先，FPGA 的 IO 物理命名规则，也就是我们做管脚约束时候的命名，芯片通常是长方体或者正方体，所以命名通常采用字母+数字组合的方式，从上到下是字母（A,B,C,D```），从左到右是数字(1,2,3```)，所以诸如：A13（见下图），就是图上标红的位置，这个是 xilinx 的一颗芯片示意图，其它厂商的 FPGA 芯片也类似。

其次，FPGA 的功能命名规则。功能命名规则每个厂家都会自己的一套规则，但都大同小异，我们重点来讲述一下 xilinx 的命名（xilinx 的文档是行业标杆，其它 FPGA 厂家的资料多多少少会参考 xilinx）。通常 xilinx 的功能命名格式为：IO_LXXY#/IO_XX。其中：

（1） IO 代表用户 IO；

（2） L 代表差分，XX 代表在当前 BANK 下的唯一标识号，Y=[P|N]表示 LVDS 信号的 P 或者 N；

（3） #表示 Bank 号。

比如，我们的原理图中有一个 IO 的名字为：IO_L13P_T2_MRCC_12，那通过功能命名的规则我们就可以知道，这是一个用户 IO,支持差分信号，是 BANK12 的第 13 对差分的 P 端口，与此同时它也是全局时钟网络输入管脚（MRCC 是全局时钟网络）。

再次，什么是 Bank。Bank 是一组物理位置和特性相近的 IO 的总称，同一 BANK 的电压的基准是一致的，因此，通常如果我们需要各种不同标准的电压，可以通过给到 BANK 的电压基准不同的方式来实现多种电平标准的输入输出。通常封装越大，BANK 数量也越多，可以支持电压标准也越多。如下图就是 ZYNQ 7030 的一个 IO BANK 分布图：

除了 FPGA 的用户 IO 外，还有很多其他的功能 IO，如下载接口，模式选择接口，还有 MRCC，也即我们前文讲到的全局时钟网络和局部时钟网路等。其中最值得关注的是 FPGA 的电源引脚，其中 ZYNQ 器件包含两套完全独立的供电系统，一套是嵌入式端的电源（PS），一套是逻辑端的电源（PL），两套供电系统完全独立，因此也没有先后上电的时序需求。如下：

通常包含的电压有：

(1) 内核电压，Vccpint 和 Vccint 分别为 PS 的内核电压和 PL 的内容电压，内核电压的大小通常和工艺相关，如 48nm XILINX 器件的内核电压为 1.2v,28nm 的 ZYNQ 器件的内核电源为 1.0v（通常电压都有一个范围，范围也和速度等级相关），当然，电压越低，在同样逻辑规模和主频下，对应的功耗也会越低。

(2)Vccpaux 和 Vccaux 分别为 PS 和 PL 的辅助电压。在 ZYNQ 器件中为 1.8v。

(3) Vccpll 为内部锁相环供电电压。

(4) Vcc_mio0 为 PS 的 MIO0 BANK 的基准电压，VCCO_DDR 为 PS 端的 DDR 的电压，此电压通常和选择的 DDR 颗粒相关，如（DDR3,LDDR3 等相对应的值就有所不同，这一部分我们都要在相关视频中做详细解读）。

(5) Vccon 这部分就我们前面讲到的 PL 端的 Bank 基准。

对于纯逻辑的 FPGA 器件，由于没有 PS 端，因此相应的 PS 端供电就没有，只有 PL 端的供电，实现更简单。

最后，我们来聊聊 FPGA 的上电。和所有的器件一样，FPGA 的上电遵循一定的上电逻辑，通常情况下 SRAM 结构（XILINX、Altera 等都属于 SRAM 结构）的上电时间会比 FLASH 结构的（Microm,Actel 等）上电时间要长。有些国产 FPGA 为了简化 BOM 成本（如安路半导体）不需要用户特别关注上电时序，用单电源供电，芯片内部控制上电时序。虽然不合理的上电时序有时候也能让 FPGA 正常工作，但不正常的上电或掉电过程有可能会造成瞬时电流过大，无法保证上电期间 FPGAIO 为三态，甚至损坏芯片，因此需要设计者特别关注上电时序。针对 XILINX FPGA 的上电通常需要遵循以下规则：

（1）在 PS 端，Vccpint,Vccpaux,Vccpll 一起上电，后启动 PS 的 Vcco 电源（Vcco_mio0,Vcco_mio1,Vcco_ddr），其中 PS_POR_B 在上电期间应保持低电平，直到内核，辅助电压，PLL 电压和 BANK 的电压达到相应阈值。掉电的顺序和上电顺序保持一致。

（2）在 PL 端，推荐的上电顺序依次为 Vccint,Vccbram,Vccaux,Vccaux_io,Vcco。其中，如果 Vccint 和 Vccbram 是相同的电压，则可以采用同一电源供电，同时启动。Vccaux，Vccaux_io 和 Vcco 为同一电压则亦可以采用同一电源，同时启动。

除此，在设计 FPGA 的原理图中要需要特别关注 Serdes 的供电（不同的厂家，甚至同一厂家不同的器件对 Serdes 都有不同的名称，如：GTH，GTX 等等，但实质都是自同步的高速串行收发器，支持的速率有所差别），不使用的情况下需相应的悬空或者接地。

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