「精品」射频芯片设计实操课程

本系列培训课程采用屏幕录制视频及操作解说的形式，以BLE蓝牙Transceiver芯片为例，详细讲解了射频芯片设计流程中的系统设计、电路原理图设计、仿真及优化方法、版图设计、寄生参数提取及后仿真优化等的实际操作，在电路设计过程中学习射频IC设计和验证方法，将理论与实践相结合，深入认识电路的本质，为射频芯片设计工程师岗位做好准备，为优异的芯片产品设计打下基础。

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课程意义

国内模拟及射频芯片设计相关的课程非常少，根本没有射频芯片设计相关的视频课程，本课程通过视频的方式完整呈现出射频芯片设计的全流程，按照企业的标准培养学员射频芯片设计的基本规范、设计分析过程和实践动手操作能力。

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课程可以解决哪些痛点

本课程通过屏幕录制视频及操作解说的形式以BLE蓝牙射频Transceiver芯片为例，详细讲解了射频电路芯片的设计流程，包括芯片系统及设计、电路原理图设计、电路仿真方法、版图设计和后仿真优化等内容。课程能帮助学员熟悉射频芯片的设计过程，同时锻炼学员的实际动手能力。

本课程采用企业级的真实仿真平台环境进行射频芯片设计教学，以BLE蓝牙芯片为例，采用屏幕录制的方式制作完整的芯片设计操作过程讲解视频，学员能够非常直观的进行软件使用方法的学习，同时可以使用课程提供的虚拟机软件平台进行实践操作。

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学员收获

学员能够学习到成熟的射频芯片设计流程规范，熟练使用cadence芯片设计软件，熟悉射频电路的各项性能仿真方法。本系列课程的任务是使学生掌握射频IC电路仿真和layout版图设计的方法，同时熟悉射频芯片设计的完整流程，学会Linux系统下Cadence IC设计系列软件和Calibre版图验证软件的使用。课程采用屏幕录制视频及操作解说的形式，注重于射频芯片设计流程中的系统设计、电路原理图设计、电路性能指标仿真及优化方法、版图设计、寄生参数提取及后仿真优化等的实际操作，在电路设计过程中学习射频IC设计方法和相关软件的使用，将理论与实践相结合，深入认识电路的本质，为射频芯片设计工程师岗位做好准备，为优异的芯片产品设计打下基础。本课程采用企业的真实工作环境进行射频IC设计的进阶学习，课程将完成BLE蓝牙Transceiver系统设计、射频系统指标计算、低噪声放大器LNA的仿真设计、正交混频器仿真设计、功率放大器仿真设计、版图设计及优化。

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Chris老师毕业于电子科技大学电路与系统专业，在模拟射频集成电路设计领域从业十余年，现任成都旋极星源信息技术有限公司技术总监，擅长射频Transceiver设计，涉及卫星导航、雷达电子、移动通信、低功耗物联网等应用领域的射频芯片，带领团队成功完成多个芯片系统设计，具有丰富的研发设计及量产经验。已申请专利35项，其中实用新型专利27项，发明专利8项；发表多篇学术论文。

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芯片设计实战篇，射频识别芯片设计的实现与优化

芯片设计是每个国家的发展重点之一，而壮大中国芯片设计行业将有利于降低我国对国外芯片的依赖程度。再往期文章中，小编曾对芯片设计的正反向流程、芯片设计前景等内容进行过相关介绍。本文中，小编将为大家介绍带来芯片设计实战篇——射频识别芯片设计中的时钟树功耗的优化与实现。

1 概述

UHF RFID是一款超高频射频识别标签芯片。该芯片采用无源供电方式：在收到载波能量后，RF前端单元产生Vdd电源信号，供给整芯片工作。由于供电系统的限制，该芯片无法产生较大的电流驱动，因此低功耗设计成为芯片研发过程中的主要突破点。为了使数字电路部分产生尽量少的功耗，在数字逻辑电路设计过程中，除了简化系统结构外(功能简单，只包含编码模块、解码模块、随机数生成模块、时钟、复位模块，Memory控制单元以及整体控制模块)，在部分电路设计中采用了异步电路设计方式。在这个过程中，我们看到由于时钟树消耗掉了数字逻辑的很大一部分功耗(大约30%以上)，所以降低时钟树带来的功耗也成为降低数字逻辑功耗以及整个标签芯片功耗的重要步骤。

2 芯片功耗组成及降低功耗的方法

2.1功耗的组成

图1 芯片功耗的组成

动态功耗主要包括短路功耗和翻转功耗，是本设计功耗的主要组成部分。短路功耗即内部功耗，指由器件内部由于P管和N管在某一瞬间同时导通引起的瞬时短路引起。翻转功耗由CMOS器件的输出端负载电容充放电引起。漏电功耗主要包括亚阈区漏电和栅极泄漏引起的功耗。

当今，功耗两个最主要的来源是：电容转换和亚阈值泄漏。

2.2降低功耗的主要方法

图2 降低芯片功耗的主要方法

2.2.1降低电源电压Vdd

Voltage Island：不同的模块使用不同的供电电压。

MulTI-level Voltage Scaling：同一模块中存在多种电压源，根据应用不同在这些电压源之间切换。

Dynamic Voltage Frequency Scaling：“多级电压调整”的升级版，根据各模块的工作频率动态进行电压调整。

AdapTIve Voltage Scaling：DVFS的升级版，使用能够监视电路行为的反馈电路，自适应地调整电压。

亚阈值电路(设计困难较多，还停留在学术界研究范围)

2.2.2降低频率f及翻转率A

代码优化(提取公因子，资源重用，operand isolaTIon，串行工作降低峰值功耗等)

门控时钟

多时钟策略

2.2.3降低负载电容(CL)及晶体管尺寸(Wmos)

减少时序单元

芯片面积和规模减小

工艺升级换代

2.2.4降低漏电电流Ileak

控制阈值电压(Threshold Voltage)(阈值电压↑漏电流↓如使用MTCMOS 、VTCMOS 、DTCMOS)

控制栅极电压(Gate Voltage)(通过控制栅源电压以控制漏电流)

Transistor Stack(串接冗余晶体管，增加电阻以降低漏电流)

门控电源(Power gaTIng或PSO)(在模块不工作时，关断电源，即可有效减小漏电流)

3 RFID芯片中时钟树功耗的优化

芯片工作时，很大一部分功耗是由于时钟网络的翻转消耗的，如果时钟网络较大，这部分引起的功耗损失会很大。在众多低功耗技术中，门控时钟对翻转功耗和内部功耗的抑制作用最强。本设计多级门控时钟技术相结合，以及特殊的时钟树优化策略，节省了很大一部分功耗。本项目在逻辑设计时使用了功耗的多种优化策略，在后端的综合和物理设计也尝试了一些方法，通过前后端几次功耗优化和迭代，找出最小功耗的逻辑代码设计和综合的方法。

4.1 RTL阶段手工加时钟门控

图3 门控时钟原理图

module data_reg (En， Data， clk， out)

input En，clk;

input [7:0] Data;

output [7:0] out;

always @(posedge clk)

if (En) out = Data;

endmodule

这个阶段的目的主要有两个：第一是根据各模块时钟翻转概率更加合理的加入门控时钟单元以控制翻转率，减小动态功耗，第二是产生一个结构尽量平衡的时钟网络，这样可以保证在后端时钟树综合阶段可以少加入一些时钟buffer以减小功耗。在实际的代码设计中可以直接采用foundry单元库中的ICG(集成门控)单元。

4.2 综合阶段工具插于集成门控单元

图4 逻辑综合过程中门控时钟插入

#Set clock gating options， max_fanout default is unlimited

set_clock_gating_style -sequential_cell latch \

-positive_edge_logic {integrated} \

-control_point before \

-control_signal scan_enable

#Create a more balanced clock tree by inserting “always enabled” ICGs

set power_cg_all_registers true

set power_remove_redundant_clock_gates true

read_db design.gtech.db

current_design top

link

source design.cstr.tcl

#Insert clock gating

insert_clock_gating

compile

#Generate a report on clock gating inserted

report_clock_gating

这个阶段的目的是通过综合工具(DC)进行门控单元的自动插入，以便进一步减小功耗。

需要注意的是对插入ICG的参数的设定，比如maximum fanout(扇出越大越节省功耗，扇出越平衡skew越小，视设计而定，如图所示)，以及minimum_bitwidth参数的设定，另外对于较复杂的门控结构需要插入常开ICG以使时钟网络结构更加平衡。

4.3 时钟树综合阶段优化功耗

图5 两种时钟树结构对比(a)：多级纵深型;(b)：少级扁平型

先介绍一下时钟树综合参数对时钟树结构的影响：

Skew ：时钟偏移，总的时钟树综合目标。

Insertion delay(Latency)：时钟路径总延时，用于限定时钟树级数的增加。

Max taranstion：由最大转换时间限定一级buffer能驱动的buffer 的数量。

Max Capacitance Max Fanout：由最大负载电容、最大扇出限定一级buffer 能驱动的buffer 数量。

一般设计中的时钟树综合以降低时钟skew为最终目的，加大level级数，减小每级fanout，将投入较多buffer，更精确的平衡每条时钟路径的 latency，从而得到较小skew。但是对于低功耗设计，尤其是当时钟频率较低的时候，时序要求并不是很高，所以希望能减小时钟树的规模以减小时钟树带来的动态翻转功耗。如图所示，通过减小时钟树level级数，加大fanout可以有效减小时钟树的规模，但由于buffer 数量的减少，较之多级结构的时钟树，级数较少结构的时钟树只是大概平衡每条时钟路径的latency，得到的skew较大。可见，以降低时钟树规模为目标，进行低功耗时钟树综合是以增大一定的skew为代价的。

具体到本RFID芯片，我们采用了TSMC 0.18um CMOS LOGIC/MS/RF工艺，时钟频率只有1.92M，是非常低的，此时时钟进行时钟树综合时，采用以降低时钟树规模为目标的低功耗时钟树综合，主要对 skew，latency和transiton这几个约束进行了设定，由于约束fanout会带来时钟树级数的增加，带来功耗的增加，所以没有设定这个值，采用库里的默认值。在实际中，我们使用了9种不同的时钟树约束条件，约束条件及综合结果如表1 所示。

5 结论

如表1所示，总的趋势就是target skew设的越大，最终的时钟树规模越小，时钟树buffer数量越小，对应的动态静态功耗也越小，这样就达到了节省时钟树功耗的目的。可以看到当target skew大于10ns后，功耗基本不再变化，但是基于大的skew值会带来hold时序的变差导致修复时序的时候插入buffer增多，所以应该进行折中，从图表来看策略5和策略6为优选方案。另外当skew设置选出最优后，还可以看到Max transition值设的越大最终得到的功耗也越小，这可以理解为时钟信号跃迁的时间越长所需要的能量越小。另外latency约束的设置可以尽量放大，其值的大小对最终的功耗结果影响不大。

以上便是此次小编想要和大家分享的内容，希望大家喜欢本文。最后，十分感谢大家的阅读。

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