ASML掀老底：3纳米芯片实则为23纳米，1纳米芯片是21nm

在全球芯片制造业的版图中，台积电稳居技术前沿，率先实现了3纳米工艺技术的突破。尤为瞩目的是，苹果A17 Pro芯片作为首款采用这一尖端技术的智能手机芯片面世，其背后正是台积电代工的精湛工艺，彰显了全球科技领域的顶尖成就。

然而，提及“3纳米”，这一术语在业界究竟意指何物？是晶体管的精确尺寸、栅极的微小宽度，还是金属半节距的度量？实际上，这些传统理解在此处均不完全适用。3纳米更多地被视为一种行业内部通用的术语标签，用以标识技术的先进程度。

追溯历史，直至130纳米工艺之前，芯片工艺命名直接对应于晶体管的栅极长度，这一长度也等同于金属半节距，是评估工艺水平的关键指标。但随着技术的跃进，晶圆制造商开始追求更短的栅极长度以推动工艺升级。

自130纳米至2007年的28纳米时代，栅极长度的实际缩短超越了工艺命名的数值，两者之间的直接联系逐渐淡化。例如，100纳米工艺下的晶体管栅极长度已缩减至约70纳米，预示着命名规则的转变。

进入28纳米及以下技术节点后，进一步缩减栅极长度的难度激增，导致这一尺寸与工艺命名的直接对应关系几乎消失。自此，XX纳米不再直接映射至具体的物理尺寸如栅极长度、金属半节距等，而成为各晶圆厂根据自身技术进展自定义的标签。即便是同为10纳米级别的工艺，台积电、三星与英特尔之间也存在显著差异，晶体管密度亦然，这在一定程度上造成了行业内的命名混乱。

尽管如此，通过参考历史数据中的栅极长度或金属半节距，我们仍能间接评估工艺的实际进展。以台积电为例，其7纳米工艺的金属半节距约为27纳米，而3纳米工艺则进一步缩小至约22.5纳米范围。

近期，ASML在公开其EUV光刻技术路线图时，提供了关于各大晶圆厂工艺与金属半节距之间对应关系的明确数据，这些数据基于更为严谨的标准，真实反映了芯片工艺的实际效能。根据ASML的揭示，3纳米工艺对应约23纳米的金属半节距，而2纳米、1.4纳米及1纳米工艺则分别对应更小的金属半节距值，直至0.2纳米工艺，其金属半间距缩小至16至12纳米之间。

这一系列数据解释了为何采用13.5纳米波长光线的EUV光刻机能够胜任制造2纳米甚至更精细芯片的任务——关键在于这些“纳米”数字实际上指代的是金属半节距，只要光刻波长小于该尺寸，便能实现高精度刻蚀。

尽管芯片工艺命名的模糊性已成为行业共识，但这一标准由市场领导者所塑造，并被业界广泛接受。因此，当3纳米工艺成为业界公认的标杆时，我们唯有顺应这一既定规则。

揭秘所谓先进制程的真实面目，3纳米芯片真的更先进吗？未必！

3纳米芯片更先进吗？未必！

关于几纳米概念的思考，相信稍微关注一点科技的朋友都或多或少听说过芯片制程几纳米的概念。首先从制程这个词来看这是一种湾湾的惯用说法，这种被湾湾们吹上天的高科技其实就是制造工艺水平而已，最主要的差异体现在芯片里晶体管尺寸大小上。

湾湾们开口闭口提到的台积电3纳米制程其实是指用该工艺制造出来的芯片晶体管尺寸是3纳米，而相对应的7纳米制程所制造出来的芯片晶体管尺寸为7纳米。由于一个芯片里面都是有晶体管和线路组成，更小尺寸的晶体管意味着可以提高芯片晶体管的密度，理论上也会降低芯片的能耗。

注意这里说的是理论上后面会解释，3纳米芯片每平方毫米的晶体管数量可以超过3500万个，而7纳米芯片约为1500万个，可以容纳更多的晶体管，意味着在相同芯片设计水平下芯片的性能和功能可以提升。所以并非制造工艺水平就决定了芯片是否更加先进功能是否更加领先，而决定这些的主要原因还是在芯片的设计水平上，否则湾湾和棒子的芯片制造工艺是全世界最厉害的，但好像没有什么出色的3纳米芯片能拿得出手的，说白了也就是代工厂技术好一些而已。

晶体管尺寸对芯片的电性能和可靠性的影响。说到这里不得不提一下芯片的材料，一般我们谈及高工艺水平的制程时都是硅基芯片，而这种材料随着晶体管尺寸的缩小其电性能是会受到限制的，比如容易出现位移电流和漏电流。此外制造晶体管时需要用到院子沉积技术等微电子加工技术受到限制，这些也会导致芯片电性能下降还有发热问题。

以上这些种种限制都会影响芯片的可靠性，所以用上了3纳米芯片的最新款苹果手机就存在时常黑屏死机、发热严重且发热时性能下降等问题。由于容易出现漏电发热等情况，芯片的能耗就不能体现出3纳米工艺带来的降低能效作用。

当我们对芯片的可靠性要求很高的时候，比如用于航空航天活动的芯片、用于汽车自动驾驶运算的芯片就不能用高工艺水平制程进行生产，只有在追求小巧轻薄的手机上才有所谓3纳米芯片的需求。其实由于电性能不稳定和发热问题也根本发挥不了3纳米芯片的性能。所谓3纳米芯片的宣传噱头远远大于实际提升的性能，通过软件和算法优化所带来的性能提升效果相比之下更好。千万别被湾湾和西方媒体带偏了，去追求所谓的高性能芯片完全没有必要。

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